Сайт o сименсе

Коссентини 17 и более чем на 34 по+++

ТЕОРИЯ И МЕТОДЫ ОБРАБОТКИ СИГНАЛОВ - М. Актер

П. Корноселоа и др., 2005 [16]

FPGA реализация подси­стемы сжатия изображе­ний 8Р1НТ на базе микро­процессора

SPIHT

XC2V1000

Xilinx

Значительно снижены требования к памяти и нагрузка, связанная с кодированием.

Система не применима для сжатия изображений без потерь.

М. Гандахар, Д. Бхатиа, 2005 [17]

ЕВСОТ архитектура для JPEG2000 на основе FPGA

EBCOT уровень -1

XC2V1000

Xilinx

Значительное снижение требований к памяти и времени вычисления. Большая сложность реализации.

В 2005 г. М. Гангадхар и Д. Бхатиа [16] предло­жили и реализовали высокоскоростную архитек­туру на основе FPGA для алгоритма EBCOT уров­ня I (EBCOT Tier I). В предлагаемой архитектуре используют параллельную обработку трех про­ходов кодирования в модуле формирования кон­текста. В этой архитектуре не потерь тактовых циклов на процедуру кодирования и в тактовом цикле кодируют в среднем более одного бита. Для кодировщика по организации очередей сооб­щений (Message Queuing, MQ) была использована трехступенчатая конвейерная архитектура. При реализации на базе Xilinx XC2V1000 устройство, работающее на частоте 50 МГц, кодировало по­лутоновое изображение размером 512 x 512 ме­нее, чем за 0.03 с. Благодаря такой архитектуре время обработки можно сократить более чем на 75% по сравнению с реализацией на основе сэмплов, предложенной в 2000 г. М.Д. Адамсом и Ф. Коссентини [17] и более чем на 34% по сравне­нию с архитектурой, предложенной Дж.С. Ченем и др. [18] в 2002 г. В табл. 2 дано сравнение проце­дур аппаратной реализации для различных алгорит­мов сжатия изображений и указываются их досто­инства и недостатки. В табл. 3 приведена статисти-

Таблица 3. Время работы аппаратного обеспечения и реализация программного обеспечения для 8Р1НТ изображения, 8-битового полутонового изображения размером 512 х 512